光電子與微電子器件及集成”專項(xiàng)2018年度項(xiàng)目申報(bào)指南建議

  Iccsz訊 為落實(shí)創(chuàng)新驅(qū)動(dòng)發(fā)展戰(zhàn)略，促進(jìn)我國(guó)光電子與微電子基礎(chǔ)元器件技術(shù)的不斷發(fā)展，支撐“寬帶中國(guó)”、“一帶一路”與“中國(guó)制造 2025”等國(guó)家戰(zhàn)略的實(shí)施。按照《國(guó)家中長(zhǎng)期科技發(fā)展規(guī)劃綱要(2006-2020)》部署，根據(jù)國(guó)務(wù)院《關(guān)于深化中央財(cái)政科技計(jì)劃(專項(xiàng)、基金等)管理改革的方案》，國(guó)家重點(diǎn)研發(fā)計(jì)劃啟動(dòng)實(shí)施“光電子與微電子器件及集成”重點(diǎn)專項(xiàng)。根據(jù)本專項(xiàng)實(shí)施方案的部署，現(xiàn)提出 2018 年度項(xiàng)目申報(bào)指南建議。

  本重點(diǎn)專項(xiàng)總體目標(biāo)是：發(fā)展信息傳輸、處理與感知的光電子與微電子集成芯片、器件與模塊技術(shù)，構(gòu)建全鏈條光電子與微電子器件研發(fā)體系，推動(dòng)信息領(lǐng)域中的核心芯片與器件研發(fā)取得重大突破，改變我國(guó)網(wǎng)絡(luò)信息領(lǐng)域中的核心元器件受制于人的被動(dòng)局面，支撐通信網(wǎng)絡(luò)、高性能計(jì)算、物聯(lián)網(wǎng)與智慧城市等應(yīng)用領(lǐng)域的自主可控發(fā)展，滿足國(guó)家發(fā)展戰(zhàn)略需求。本重點(diǎn)專項(xiàng)按照硅基光子集成技術(shù)、混合光子集成技術(shù)、微波光子集成技術(shù)、集成電路與系統(tǒng)芯片、集成電路設(shè)計(jì)方法學(xué)和器件工藝技術(shù) 6 個(gè)創(chuàng)新鏈(技術(shù)方向)，共部署 49 個(gè)重點(diǎn)研究任務(wù)。專項(xiàng)實(shí)施周期為 5 年(2018~2022 年)。

  1.硅基光子集成技術(shù)

  1.1 硅基發(fā)光基礎(chǔ)理論及器件關(guān)鍵技術(shù)(基礎(chǔ)前沿+共性關(guān)鍵技術(shù)類(lèi))

  研究?jī)?nèi)容：開(kāi)展硅基高效發(fā)光材料的設(shè)計(jì)、制備和器件研制，解決硅基光電集成的光源這一瓶頸問(wèn)題。研究硅基摻雜與缺陷調(diào)控及高效發(fā)光機(jī)理;研究硅基納米結(jié)構(gòu)高效發(fā)光材料與器件;研究硅基稀土摻雜/缺陷電致發(fā)光材料及器件;研究鍺錫Ⅳ族直接帶隙發(fā)光材料能帶調(diào)控和相關(guān)器件;研究硅襯底上Ⅲ-Ⅴ族化合物半導(dǎo)體材料的外延生長(zhǎng)及激光器。

  考核指標(biāo)：突破硅基高效發(fā)光材料和器件難題，研制出硅襯底上的多種激光器。設(shè)計(jì)和實(shí)現(xiàn)基于能帶工程、摻雜工程、缺陷工程的 2 種以上新結(jié)構(gòu)高效硅基發(fā)光材料;硅基納米結(jié)構(gòu)高效發(fā)光器件能量轉(zhuǎn)移效率>65%，外量子效率>10%;研制的硅基稀土摻雜/缺陷電致發(fā)光器件 800 小時(shí)效率衰減小于 25%;制備出具有直接帶隙的鍺錫發(fā)光材料，實(shí)現(xiàn)光泵和電泵激射;研制出硅基Ⅲ-Ⅴ化合物半導(dǎo)體激光器，實(shí)現(xiàn)室溫連續(xù)激射，閾值電流密度<100A/cm2。申請(qǐng)發(fā)明專利 20 項(xiàng)以上，發(fā)表論文 80 篇以上。

  1.2 Tb/s 級(jí)光傳輸用光電子器件及集成(共性關(guān)鍵技術(shù)類(lèi))

  研究?jī)?nèi)容：研究 1Tb/s 級(jí)相干光調(diào)制芯片、相干光接收芯片和相干光模塊技術(shù)，包括高消光比的偏振旋轉(zhuǎn)與偏振分合束技術(shù)、高速調(diào)制器、波分復(fù)用器、高精度 90 度混頻技術(shù)、寬帶探測(cè)器陣列集成技術(shù);研制光調(diào)制和接收芯片的封裝和模塊，包括高速驅(qū)動(dòng)電路與硅基相干光調(diào)制芯片的集成技術(shù)、高速 TIA 等集成電路與硅基相干光接收芯片的集成技術(shù)、相干光通信模塊功能測(cè)試分析、ESD 防護(hù)性能和可靠性評(píng)估技術(shù)。研究微米量級(jí)電光調(diào)制器的結(jié)構(gòu)和機(jī)理，包括電場(chǎng)和光場(chǎng)的相互作用增強(qiáng)機(jī)制、新型高效電光調(diào)制方法、超小型高速電光調(diào)制器的制備工藝開(kāi)發(fā)及測(cè)試等。

  考核指標(biāo)：研制出總?cè)萘?gt;1Tb/s 級(jí)傳輸?shù)南喔晒馐瞻l(fā)芯片及模塊，實(shí)現(xiàn)高速硅光調(diào)制器、探測(cè)器、波分復(fù)用器和偏振復(fù)用器等多種功能元件的片上集成及模塊化封裝。封裝后模塊的模擬調(diào)制帶寬和相干接收帶寬>28GHz。收發(fā)模塊誤碼性能、可靠性和工作溫度應(yīng)符合商用標(biāo)準(zhǔn);光信號(hào)譜間隔<300GHz，進(jìn)行 1Tb/s 級(jí)系統(tǒng)傳輸>600km 的應(yīng)用驗(yàn)證。制備微米量級(jí)電光調(diào)制器，調(diào)制速率>40Gb/s，調(diào)制器有源區(qū)尺寸<10μm，器件帶有 C 波段信號(hào)波長(zhǎng)跟蹤和鎖定功能。申請(qǐng)發(fā)明專利 50 項(xiàng)以上，發(fā)表論文 30 篇以上。

  1.3 光接入用 100G PON 核心硅基光電子器件(共性關(guān)鍵技術(shù)類(lèi))

  研究?jī)?nèi)容： 面向 25/50/100G PON 光收發(fā)模塊的需求，研究低損耗高消光比的 25Gb/s 硅基光調(diào)制器、高靈敏度的 25Gb/s 鍺硅光探測(cè)器，實(shí)現(xiàn)調(diào)制器、探測(cè)器、濾波器、光纖耦合器等功能器件的硅基集成。研究高線性度的硅基光調(diào)制器、鍺硅光探測(cè)器、波分復(fù)用器件及技術(shù)，實(shí)現(xiàn) 50Gb/s 收發(fā)一體化硅光集成芯片;研究高功率激光器與硅基光波導(dǎo)高效混合集成技術(shù);搭建光收發(fā)模塊驗(yàn)證測(cè)試系統(tǒng)，開(kāi)發(fā) 25/50 Gb/s PON 硅基集成光收發(fā)模塊工程樣品;研究硅基多通道 100Gb/s PON 核心芯片及模塊化封裝技術(shù)。

  考核指標(biāo)：實(shí)現(xiàn)單纖雙向單通道 25Gb/s 硅基光收發(fā)集成芯片，其中硅基光調(diào)制器工作速率不低于 28 Gb/s、插損不大于 6.5 dB;鍺硅光探測(cè)器工作速率不低于 28 Gb/s、響應(yīng)度不低于 0.8 A/W;激光器芯片直流輸出光功率不低于 60mW;實(shí)現(xiàn)單通道 50Gb/s 硅基光收發(fā)集成芯片;研制出基于硅基光電子集成芯片的 25/50 Gb/s PON 光收發(fā)模塊工程樣品，發(fā)射光功率不低于 3 dBm、接收靈敏度優(yōu)于-20 dBm (BER = 2E-3)。驗(yàn)證硅基多通道 100Gb/s PON 的方案，實(shí)現(xiàn) 25/50 Gb/s PON 光收發(fā)模塊小批量生產(chǎn)。申請(qǐng)發(fā)明專利45 項(xiàng)以上，發(fā)表論文 30 篇以上。

       2.混合光子集成技術(shù)

  2.1 復(fù)合微納體系光子器件及集成(基礎(chǔ)前沿+共性關(guān)鍵技術(shù)類(lèi))

  研究?jī)?nèi)容：研究新型復(fù)合微納光子結(jié)構(gòu)中光場(chǎng)模式、模式密度和模式耦合，以及復(fù)合微納結(jié)構(gòu)中自由電子-激元耦合、聲子-光子耦合所產(chǎn)生的物理效應(yīng)及機(jī)制;研究復(fù)合微納體系中光自旋-動(dòng)量耦合、光子拓?fù)鋺B(tài)傳輸、非互易傳輸、光子-光子相互作用、 光子-激子相互作用以及光場(chǎng)多維調(diào)控;研究同時(shí)兼?zhèn)涓呖臻g分辨率和高時(shí)間分辨能力的精密觀測(cè)和表征技術(shù);研制超小、超快、低能耗的微納光電功能器件和超快高集成度的光子芯片技術(shù)。

  考核指標(biāo)：在 460nm~760nm 可見(jiàn)光波段和 980nm~1700nm 近紅外波段標(biāo)準(zhǔn)光纖到微納光纖器件耦合效率≥90%，微納光纖器件到硅基集成芯片的耦合效率≥50%;觀測(cè)與表征技術(shù)的空間分辨率高于 10nm，時(shí)間分辨率高于 100fs，視場(chǎng)范圍 1~100μm，工作波長(zhǎng)范圍 0.3~1.55μm;微納光調(diào)制與光開(kāi)關(guān)時(shí)間達(dá)到皮秒量級(jí);連續(xù)光輸出的微納寬譜光源波長(zhǎng)范圍覆蓋 200nm~1600nm，且紫外波段調(diào)諧范圍達(dá) 90 nm;實(shí)現(xiàn)不低于 4 個(gè)光子功能器件的芯片集成，功能器件之間的距離為波長(zhǎng)量級(jí)。相關(guān)功能器件和集成芯片4能夠進(jìn)行應(yīng)用演示。申請(qǐng)發(fā)明專利 20 項(xiàng)以上，發(fā)表論文 80 篇以上。

  2.2 高遷移率 CMOS 與紅外光子器件混合集成芯片技術(shù)(基礎(chǔ)前沿+共性關(guān)鍵技術(shù)類(lèi))

  研究?jī)?nèi)容：研究具有高載流子遷移率且工作在紅外波段的硅襯底制備技術(shù);研究與光子器件集成的硅基高遷移率 CMOS 器件制備關(guān)鍵技術(shù);研究基于工作波長(zhǎng)在 2~5μm 紅外波導(dǎo)的探測(cè)器、調(diào)制器和激光器及其與高遷移率 CMOS 器件的混合集成工藝;研究混合芯片制造關(guān)鍵工藝和硅光電混合芯片集成工藝以及光互連集成技術(shù)。

  考核指標(biāo):錫組份大于 12%的鍺錫合金材料，MOS 結(jié)構(gòu)載流子濃度為 3×1012cm-2時(shí)，載流子有效遷移率超過(guò)硅材料的 3 倍，鍺錫紅外探測(cè)器2μm波長(zhǎng)響應(yīng)度>120 mA/W，器件截止波長(zhǎng)>2.7μm;硅基絕緣層上高遷移率 CMOS 器件集成，載流子濃度為 3×1012cm-2時(shí)，溝道載流子遷移率超過(guò)硅 CMOS 器件的 3 倍，器件工作電壓和開(kāi)關(guān)比優(yōu)于同等尺寸硅器件;實(shí)現(xiàn)至少兩種 8 英寸硅襯底上紅外光子器件與高遷移率 CMOS 器件的混合集成芯片，實(shí)現(xiàn)≥40 Gb/s 帶寬，工作波長(zhǎng)在 2?5μm;紅外激光器 5μm 室溫連續(xù)輸出功率>2W、單模功率>1.5W、單模調(diào)諧范圍 30nm; 5μm單模激光器的室溫連續(xù)工作閾值功耗<0.6W，并實(shí)現(xiàn)紅外激光器與III-V 族 MOSFET 器件集成。上述器件能夠進(jìn)行系統(tǒng)演示。申請(qǐng)發(fā)明專利 20 項(xiàng)以上，發(fā)表論文 80 篇以上。

  2.3 面向骨干網(wǎng)通信應(yīng)用的 400GE 光收發(fā)陣列芯片研究(共性關(guān)鍵技術(shù)類(lèi))

  研究?jī)?nèi)容：研究高功率激光器和高速調(diào)制器陣列集成芯片、高均勻性多通道波分復(fù)用芯片、高速率寬光譜高靈敏探測(cè)器陣列芯片技術(shù);研究激光器、調(diào)制器、探測(cè)器以及波分復(fù)用芯片的單片/混合集成技術(shù);研究 400Gb/s 高線性光發(fā)射與接收集成光模塊技術(shù);研究激光器芯片波長(zhǎng)穩(wěn)定與調(diào)控技術(shù);研究光發(fā)射與接收集成芯片與器件自校準(zhǔn)測(cè)試和封裝技術(shù)。

  考核指標(biāo)：實(shí)現(xiàn)光發(fā)送陣列芯片和接收陣列芯片的單片速率達(dá)到400Gb/s;調(diào)制或響應(yīng)帶寬>25GHz;最小發(fā)射光功率>-2.8dBm/通道，接收靈敏度<-7.1dBm;研制出八通道合分波功能的混合或單片集成芯片，波長(zhǎng)范圍為 1272.55?1310.19nm，符合 LR8 標(biāo)準(zhǔn);系統(tǒng)演示實(shí)現(xiàn)>10km 單模光纖無(wú)誤碼傳輸。申請(qǐng)發(fā)明專利 50 項(xiàng)以上，發(fā)表論文 30 篇以上。

  2.4 面向數(shù)據(jù)中心應(yīng)用的寬帶光收發(fā)集成器件及模塊(共性關(guān)鍵技術(shù)類(lèi))

  研究?jī)?nèi)容：為滿足多通道大容量光互連的需求，研究 4×100Gb/s 光發(fā)射與接收集成器件及模塊。研究 4 通道高功率單模激光器陣列芯片技術(shù);研究 4 通道調(diào)制器陣列芯片技術(shù);研究 4 通道探測(cè)器陣列芯片技術(shù);研究 4×100Gb/s 光收發(fā)模塊技術(shù)及系統(tǒng)應(yīng)用。

  考核指標(biāo)：波長(zhǎng)分配 1271/1291/1311/1331nm，波長(zhǎng)精度為+/-6.5nm;調(diào)制器及探測(cè)器 3dB 帶寬>40GHz;激光器陣列單元激光器出光功率不小于 50mW，激光器與調(diào)制器光耦合效率>50%;收端靈敏度<-5dBm@BER 2e-4;收發(fā)模塊數(shù)據(jù)傳輸速率 400Gb/s每通道輸出功率>-2.0dBm，合波總功率>4.0dBm。4×100Gb/s 收發(fā)模塊完成系統(tǒng)功能演示，傳輸距離 500m 以上，消光比到 3.5dB。申請(qǐng)發(fā)明專利 55 項(xiàng)，發(fā)表論文 30 篇。

  2.5 面向短距離光互連應(yīng)用的多模光收發(fā)芯片、器件與模塊(共性關(guān)鍵技術(shù)類(lèi))

  研究?jī)?nèi)容：研究波長(zhǎng) 850nm 速率 25Gb/s 的面發(fā)射激光器(VCSEL)芯片設(shè)計(jì)與制備工藝;研究低暗電流、高響應(yīng)度的850nm 波段探測(cè)器芯片設(shè)計(jì)與制備工藝;研究多模單通道 25Gb/s VCSEL 驅(qū)動(dòng)控制電路技術(shù);研究多模單通道 25Gb/s 的放大控制電路技術(shù);研究多模 4×25G 混合集成光收發(fā)模塊技術(shù)與系統(tǒng)應(yīng)用。

  考核指標(biāo)：實(shí)現(xiàn) 25Gb/s VCSEL 芯片，工作波長(zhǎng) 840~860nm，3dB 帶寬>20GHz，閾值電流<1.5mA;實(shí)現(xiàn)探測(cè)器芯片的接收波長(zhǎng)達(dá)到 830~870nm，3dB 帶寬>20GHz，暗電流<0.1nA，響應(yīng)度>0.5A/W;實(shí)現(xiàn) 4 通道集成化光收發(fā)模塊，傳輸速率達(dá)到 4×25.78Gb/s 或 4× 28.05Gb/s，可編程范圍≥12.8mA，總功耗<1000mW;完成多模 4 通道集成光收發(fā)模塊在光互聯(lián)中的應(yīng)用演示，實(shí)現(xiàn)不低于 100 米多模光纖傳輸。申請(qǐng)發(fā)明專利 35 項(xiàng)，發(fā)表論文 30 篇。

  2.6 相干光通信系統(tǒng)中的光發(fā)射與調(diào)控集成芯片技術(shù)(共性關(guān)鍵技術(shù)類(lèi))

  研究?jī)?nèi)容：研究窄線寬激光器高頻調(diào)制與發(fā)光特性;研究可調(diào)諧激光器波長(zhǎng)調(diào)諧與穩(wěn)定控制機(jī)制;研究集成化超窄線寬半導(dǎo)體激光器芯片設(shè)計(jì)與制備技術(shù);研究高穩(wěn)頻窄線寬激光器與調(diào)制器混合集成技術(shù)。研究集成化寬調(diào)諧窄線寬半導(dǎo)體激光器芯片設(shè)計(jì)與制備技術(shù);研究寬調(diào)諧窄線寬激光器與相干接收平衡探測(cè)器的混合集成技術(shù)。

  考核指標(biāo)：高穩(wěn)頻窄線寬激光器頻率穩(wěn)定度標(biāo)準(zhǔn)方差<10-8@100s，線寬<10kHz;實(shí)現(xiàn)激光器小批量生產(chǎn);與雙偏振雙載波調(diào)制器(含驅(qū)動(dòng))實(shí)現(xiàn)模塊化集成，調(diào)制速率不低于 400 Gb/s，輸出功率≥1mW;完成 400-Gb/s 相干光通信系統(tǒng)演示驗(yàn)證。集成化可調(diào)諧窄線寬半導(dǎo)體激光器芯片的線寬<50kHz，波長(zhǎng)調(diào)諧范圍≥35nm(C 波段)，輸出功率≥20mW，波長(zhǎng)調(diào)諧精度<±2.5GHz;實(shí)現(xiàn)激光器小批量生產(chǎn);與混頻器、平衡探測(cè)器、跨阻放大器和偏振分束器等相干接收系統(tǒng)進(jìn)行混合模塊化集成，單載波帶寬≥40 Gb/s，并完成 400-Gb/s 相干光通信系統(tǒng)演示驗(yàn)證。申請(qǐng)發(fā)明專利 20 項(xiàng)以上，發(fā)表論文 50 篇以上。

  2.7 無(wú)源光網(wǎng)絡(luò)中的 25G/100G 混合光子集成芯片及模塊(共性關(guān)鍵技術(shù)類(lèi))

  研究?jī)?nèi)容：研究面向無(wú)源光網(wǎng)絡(luò)(PON)的高功率 25G 激光器芯片技術(shù);研究面向 PON 的高靈敏度 25G APD 芯片技術(shù);研究基于混合集成技術(shù)的 PON 收發(fā)組件的封裝技術(shù)與工藝;實(shí)現(xiàn)突發(fā)接收與高效的 FEC 功能，完成 25G/50G 或 25G/100G 及以上速率 PON 光模塊開(kāi)發(fā)與小批量生產(chǎn)，實(shí)現(xiàn) PON 網(wǎng)絡(luò)示范應(yīng)用。

  考核指標(biāo)：面向 PON 引用，25G 激光器芯片發(fā)射光功率≥10dBm，消光比>6dB, 3dB 帶寬≥21GHz;25G APD 芯片靈敏度<-26dBm(25Gb/s@10-3誤碼率)，3dB 帶寬≥21GHz;實(shí)現(xiàn)基于混合集成技術(shù)的 PON 收發(fā)組件的發(fā)射光功率≥3dBm，接收靈敏<-23dBm(25Gb/s@10-3 誤碼率);實(shí)現(xiàn)支持平滑升級(jí)的 25G/50G及以上 PON光模塊與示范應(yīng)用，每個(gè)通道功耗<1.5W，與現(xiàn)有10G PON 兼容;開(kāi)通一個(gè)試驗(yàn)局，實(shí)現(xiàn)小批量生產(chǎn)。申請(qǐng)發(fā)明專利 35項(xiàng)，發(fā)表論文 30 篇。

  2.8 面向 5G 應(yīng)用的光傳輸核心芯片與模塊(共性關(guān)鍵技術(shù)類(lèi))

  研究?jī)?nèi)容：研究寬溫、高線性 25Gb/s DFB 激光器芯片設(shè)計(jì)、制備與長(zhǎng)期可靠性評(píng)價(jià)技術(shù);研究高線性 25Gb/s EML 芯片設(shè)計(jì)與制備技術(shù);研究 25Gb/s 波長(zhǎng)可調(diào)諧激光器芯片設(shè)計(jì)技術(shù);研究單通道 50Gb/s(PAM-4 格式)高線性度激光器驅(qū)動(dòng)、高線性度高靈敏度 TIA 芯片技術(shù)、PAM-4 調(diào)制與解調(diào)及非線性補(bǔ)償與信號(hào)均衡等集成芯片技術(shù);研究 25Gb/s DFB 激光器寬溫封裝與 25Gb/s EML 器件封裝技術(shù)及光收發(fā)模塊設(shè)計(jì)的電信號(hào)完整性、熱管理技術(shù)。

  考核指標(biāo)：實(shí)現(xiàn)高可靠性、寬溫、高線性 25Gb/s DFB 芯片，小信號(hào)調(diào)制帶寬達(dá)到 18GHz，輸出光功率達(dá)到 10mW，工作溫度范圍滿足-40?+85℃;實(shí)現(xiàn) C 波段 25Gb/s EML 芯片的小信號(hào)調(diào)制帶寬達(dá)到 22GHz，輸出光功率達(dá)到 2mW;實(shí)現(xiàn) C 波段 25Gb/s 可調(diào)諧激光器芯片的小信號(hào)調(diào)制帶寬達(dá)到 20GHz，波長(zhǎng)調(diào)諧范圍≥35nm;實(shí)現(xiàn)單通道 50Gb/s (PAM-4 格式) 光收發(fā)集成電路芯片，激光器驅(qū)動(dòng)單元小信號(hào)調(diào)制帶寬達(dá)到 22GHz，PAM-4 收發(fā)芯片電接口插損≥30dB;TIA 輸出小信號(hào)帶寬達(dá)到 22GHz;研制單通道 — 11 —25Gb/s 寬溫光收發(fā)模塊與 50Gb/s、100Gb/s、200Gb/s 非相干調(diào)制密集波分光收發(fā)模塊，寬溫光模塊滿足工作溫度范圍-40?85℃，消光比>4.0dB，接收靈敏度>-11.0dBm，密集波分光收發(fā)模塊滿足單載波 50Gb/s。完成相關(guān)器件模塊在典型 5G 場(chǎng)景下的應(yīng)用演示。申請(qǐng)發(fā)明專利 60 項(xiàng)，發(fā)表論文 30 篇。

  3.微波光子集成技術(shù)

  3.1 寬帶無(wú)線接入微波光子芯片基礎(chǔ)研究(基礎(chǔ)前沿+共性關(guān)鍵技術(shù)類(lèi))

  研究?jī)?nèi)容：研究大功率低噪聲半導(dǎo)體激光器及陣列芯片、寬帶低半波電壓電光調(diào)制器及陣列芯片以及寬帶高飽和光探測(cè)器及陣列芯片;研究寬帶、高精度二維微波光子波束形成芯片、頻率和帶寬高速可重構(gòu)微波光子濾波器及陣列芯片以及寬帶、高抑制比光學(xué)單邊帶調(diào)制芯片;研究多頻段微波光子融合傳輸與寬帶無(wú)線接入技術(shù)、微波光子多芯傳輸與多制式無(wú)線信號(hào)的融合接入技術(shù)以及寬帶微波光子多波束技術(shù)及其無(wú)線接入技術(shù)。

  考核指標(biāo)：半導(dǎo)體激光器輸出光功率≥200mW、RIN 噪聲≤-160dBc/Hz，半導(dǎo)體激光器陣列輸出功率≥100mW、通道間隔 200 GHz、RIN 噪聲≤-155dBc/Hz;電光調(diào)制器及陣列芯片調(diào)制帶寬≥40GHz、半波電壓≤4V;光電探測(cè)器及陣列芯片帶寬≥40GHz、飽和光功率≥100mW;波束形成芯片瞬時(shí)帶寬≥4GHz、延時(shí)精度— 12 —≤±0.3ps、通道數(shù) 4×4;可重構(gòu)濾波器及陣列芯片頻率調(diào)諧范圍≥40GHz、射頻帶外抑制比≥60dB、響應(yīng)時(shí)間≤100μs;單邊帶調(diào)制芯片頻率覆蓋 8?40GHz、邊帶抑制比≥30dB。實(shí)現(xiàn)頻段數(shù)≥2、動(dòng)態(tài)范圍 ≥120dB?Hz2/3 的多頻段微波光子融合傳輸;實(shí)現(xiàn)信道數(shù)≥8、串?dāng)_≤-20dB 的多制式無(wú)線信號(hào)多芯傳輸與分配;實(shí)現(xiàn)波束數(shù)目≥4、瞬時(shí)帶寬≥4GHz 的寬帶微波光子多波束收發(fā)。申請(qǐng)發(fā)明專利 30 項(xiàng)，發(fā)表論文 80 篇。

  3.2 光子模擬信號(hào)處理芯片基礎(chǔ)研究(基礎(chǔ)前沿+共性關(guān)鍵技術(shù)類(lèi))

  研究?jī)?nèi)容：研究可重構(gòu)光子模擬處理芯片技術(shù)，在光子集成芯片上實(shí)現(xiàn)微分、積分和希爾伯特變換等信號(hào)處理功能的可重構(gòu);研究光子集成芯片與微波集成電路的混合集成，研制集成化可調(diào)諧微波信號(hào)產(chǎn)生芯片。研究集成化寬帶色散延時(shí)芯片與器件;研究超寬帶線性調(diào)頻信號(hào)產(chǎn)生的微波光子芯片;研究超寬帶任意波形產(chǎn)生的系統(tǒng)集成。

  考核指標(biāo)：光子模擬信號(hào)處理芯片瞬時(shí)帶寬大于 40GHz，信號(hào)處理功能可在微分、積分和希爾伯特變換之間切換，信號(hào)處理誤差小于 10%;實(shí)現(xiàn)芯片級(jí)可調(diào)諧光生微波源，微波信號(hào)頻率覆蓋范圍 6?18GHz，相位噪聲低于-90dBc/Hz@10kHz。集成化色散延時(shí)芯片的光譜帶寬大于 5nm，色散值大于 100ps/nm;線性調(diào)頻信號(hào)頻譜覆蓋 10?60GHz;任意波形頻譜覆蓋范圍 10?60GHz，采 — 13 —樣率不小于 100GS/s。申請(qǐng)發(fā)明專利 30 項(xiàng)，發(fā)表論文 80 篇。

  4.集成電路與系統(tǒng)芯片

  4.1 超低功耗、高可靠和強(qiáng)實(shí)時(shí)微控制器芯片技術(shù)

  研究?jī)?nèi)容：面向物聯(lián)網(wǎng)節(jié)點(diǎn)超長(zhǎng)待機(jī)和免維護(hù)的應(yīng)用需求，研發(fā)超低功微控制器芯片;研究寬電源電壓范圍的片上存儲(chǔ)器和標(biāo)準(zhǔn)單元、微瓦級(jí)數(shù)模轉(zhuǎn)換器、納瓦級(jí)間隙式片上振蕩器、寬負(fù)載高效率電源轉(zhuǎn)換器和自適應(yīng)動(dòng)態(tài)電壓頻率調(diào)節(jié)技術(shù)。面向工業(yè)控制應(yīng)用場(chǎng)景下苛刻工作環(huán)境和強(qiáng)實(shí)時(shí)性的應(yīng)用需求，研發(fā)高可靠強(qiáng)實(shí)時(shí)微控制器芯片;研究處理器實(shí)時(shí)處理技術(shù)、高可靠性增強(qiáng)及容錯(cuò)技術(shù)、寬溫度工作范圍和工業(yè)控制通信增強(qiáng)型總線設(shè)計(jì)技術(shù)。

  考核指標(biāo)：實(shí)現(xiàn)一款面向物聯(lián)網(wǎng)應(yīng)用的超低功耗微控制器芯片;采用國(guó)產(chǎn)嵌入式低功耗 CPU 核、內(nèi)嵌非易失存儲(chǔ)器 NVM 和靜態(tài)隨機(jī)存儲(chǔ)器 SRAM、模數(shù)轉(zhuǎn)換器 ADC 和電源管理等電路，支持寬電源電壓(0.6×VDD~1.0×VDD)工作，動(dòng)態(tài)電流(CPU 核運(yùn)行基準(zhǔn)程序 dhrystone)小于 10μA/MHz，休眠電流(包括 32kHz晶振電路、實(shí)時(shí)時(shí)鐘 RTC 電路和 2kB 數(shù)據(jù)保持存儲(chǔ)器)小于300nA，基準(zhǔn)測(cè)試程序 EEMBC ULPMark CP(3.0V)得分 300 以上;基于該芯片完成云背景下的物聯(lián)網(wǎng)示范應(yīng)用。實(shí)現(xiàn)一款面向工業(yè)控制應(yīng)用的高可靠強(qiáng)實(shí)時(shí)微控制器芯片;內(nèi)嵌強(qiáng)實(shí)時(shí)處理器、支持校驗(yàn)和糾錯(cuò)的片上 NVM 和 SRAM、ADC 和電源轉(zhuǎn)換等電路，工作主頻大于 200MHz，高等級(jí)事件硬件實(shí)時(shí)響應(yīng)時(shí)間小于 10 納秒，工作溫度范圍達(dá)到工業(yè)級(jí)標(biāo)準(zhǔn)-40℃~85℃，IEC61000-4-2 標(biāo)準(zhǔn)下 ESD 測(cè)試不低于 2kV，基于該芯片完成智能制造/電機(jī)控制/

  軌道交通至少一款產(chǎn)品的示范應(yīng)用。

  4.2 面向信息安全的動(dòng)態(tài)可重構(gòu)系統(tǒng)芯片技術(shù)

  研究?jī)?nèi)容：面向云計(jì)算、大數(shù)據(jù)等應(yīng)用場(chǎng)景下的高安全密碼計(jì)算及非黑盒攻擊問(wèn)題，研發(fā)具備主動(dòng)防御特性、電路隨算法變化而快速變化的新型動(dòng)態(tài)可重構(gòu)信息安全系統(tǒng)芯片;研究支持主流密碼算法的動(dòng)態(tài)可重構(gòu)芯片計(jì)算模式、硬件架構(gòu)、映射方法、軟硬件協(xié)同設(shè)計(jì)機(jī)制等關(guān)鍵技術(shù)，研究可重構(gòu)芯片的安全白片關(guān)鍵技術(shù)，研究采用動(dòng)態(tài)局部重構(gòu)技術(shù)削弱側(cè)信道攻擊的方法，研究基于可重構(gòu)芯片的物理不可克隆函數(shù)設(shè)計(jì)技術(shù)，研究動(dòng)態(tài)可重構(gòu)芯片集成開(kāi)發(fā)工具的設(shè)計(jì)技術(shù)。

  考核指標(biāo)：采用 28nm 或更先進(jìn)工藝實(shí)現(xiàn)一款面向信息安全應(yīng)用的高能效、高靈活和高安全的動(dòng)態(tài)可重構(gòu)系統(tǒng)芯片;該芯片支持分組、序列和雜湊等 30 種以上國(guó)內(nèi)外主流密碼算法，支持動(dòng)態(tài)局部重構(gòu)和對(duì)算法簇的硅后擴(kuò)展：?jiǎn)蝹€(gè)算法重構(gòu)時(shí)間小于 100ns配置信息量小于 10kB，能量效率平均達(dá)到主流 FPGA 芯片的 10倍以上;該芯片的原理圖或版圖中不包含算法的完整信息;在該芯片上實(shí)現(xiàn) AES 和 SM4 等算法，采用動(dòng)態(tài)局部重構(gòu)等技術(shù)有效削弱側(cè)信道攻擊，相對(duì)于采用之前，抵御經(jīng)典差分功耗攻擊的能力 至少提升 2 個(gè)數(shù)量級(jí);采用動(dòng)態(tài)局部重構(gòu)等技術(shù)在該芯片上實(shí)現(xiàn)物理不可克隆函數(shù)，有效激勵(lì)響應(yīng)對(duì)≥2^128，內(nèi)核誤碼率≤1e-8;完成該芯片集成開(kāi)發(fā)工具的研制;基于該芯片完成面向信息安全應(yīng)用的演示樣機(jī);關(guān)鍵技術(shù)應(yīng)用于我國(guó)核心部門(mén)的信息安全裝備。

  4.3 超高速數(shù)據(jù)率與寬帶可重構(gòu)射頻芯片技術(shù)

  研究?jī)?nèi)容：面向車(chē)聯(lián)網(wǎng)、機(jī)器人等復(fù)雜物聯(lián)網(wǎng)場(chǎng)景的寬帶無(wú)線接入應(yīng)用，研發(fā)寬帶可重構(gòu)射頻系統(tǒng)集成芯片;研究工作頻率和信道帶寬的寬范圍可重構(gòu)技術(shù)，研究接收機(jī)強(qiáng)抗干擾技術(shù)，研究寬帶高能效發(fā)射機(jī)技術(shù)，研究寬帶可重構(gòu)調(diào)制與解調(diào)技術(shù)。面向?qū)拵? WiFi、虛擬現(xiàn)實(shí)等超高速無(wú)線連接應(yīng)用，研發(fā)超高數(shù)據(jù)率射頻集成芯片;研究超高數(shù)據(jù)率調(diào)制解調(diào)電路技術(shù)，研究全集成MIMO 技術(shù)，研究在片集成高效率功率放大器電路技術(shù)。

  考核指標(biāo)：實(shí)現(xiàn)一款寬帶可重構(gòu)射頻芯片;芯片工作頻率覆蓋 0.4GHz~6GHz，最大瞬時(shí)信道帶寬不低于 20MHz，0dBm 阻塞(偏離載波 20MHz 處)下的接收機(jī)噪聲系數(shù)低于 10dB，接收機(jī)功耗最大不超過(guò) 50mW，片上集成功率放大器，發(fā)射功率不低于23dBm，發(fā)射機(jī)功耗不高于 1W @23dBm 輸出功率，發(fā)射機(jī) EVM不低于 30dB，支持不少于 3 種通信協(xié)議的實(shí)時(shí)可重構(gòu);基于該芯片完成演示樣機(jī)，并針對(duì)車(chē)聯(lián)網(wǎng)、機(jī)器人等復(fù)雜物聯(lián)網(wǎng)應(yīng)用場(chǎng)景，完成演示系統(tǒng)。實(shí)現(xiàn)一款超高數(shù)據(jù)率射頻集成芯片;支持 256QAM等復(fù)雜調(diào)制方式，通信峰值數(shù)據(jù)率不低于 10Gbps，通信距離不低— 16 —于 10m;基于該芯片完成演示樣機(jī)，并針對(duì)高速 WiFi、虛擬現(xiàn)實(shí)等高速無(wú)線互連應(yīng)用，完成演示系統(tǒng)。

  4.4 面向大數(shù)據(jù)傳輸?shù)某咚賯鬏敾ミB芯片技術(shù)

  研究?jī)?nèi)容：針對(duì)大數(shù)據(jù)、云計(jì)算和高性能計(jì)算等應(yīng)用場(chǎng)景，研發(fā)超高速傳輸互連芯片;研究超高速串行傳輸接口 PHY 物理層電路技術(shù)，研究低誤碼率多元幅度調(diào)制與解調(diào)電路技術(shù)，研究自適應(yīng)可配置均衡電路技術(shù);研究低抖動(dòng)時(shí)鐘恢復(fù)電路技術(shù)，研究低抖動(dòng)時(shí)鐘產(chǎn)生技術(shù);研究多通道低延遲互連接口控制器設(shè)計(jì)技術(shù)，研究高可靠編解碼重傳技術(shù)，研究功耗節(jié)能管理與優(yōu)化技術(shù)，研究 BIST 回環(huán)自測(cè)試技術(shù);研究超高速串行傳輸接口芯片的封裝與測(cè)試驗(yàn)證技術(shù)。

  考核指標(biāo)：實(shí)現(xiàn)一款應(yīng)用于大數(shù)據(jù)傳輸?shù)?100Gbps 串行接口收發(fā) PHY 原型芯片;單 Lane 收發(fā)器速率支持 100Gbps，誤碼率≤1e-9，功耗≤2W/Lane，支持多幅度調(diào)制 PAM 編碼或 NRZ 編碼格式，支持 BIST 回環(huán)自測(cè)試，支持可配置均衡功能。實(shí)現(xiàn)一款應(yīng)用于大數(shù)據(jù)傳輸?shù)某咚倩ミB原型芯片;單 Lane 鏈路數(shù)據(jù)率不少于 50Gbps，支持 2~4 路鏈路綁定協(xié)同傳輸，支持全速模式和半速模式，支持 FEC 功能可配置，F(xiàn)EC 糾正前 BER 容限不低于 e-5 量級(jí)，支持鏈路層重傳，支持 BIST 自測(cè)試功能，含 PRBS31 等通用碼型，支持 P/N 極性倒置、Lane 反轉(zhuǎn)功能，支持均衡參數(shù)的自動(dòng)優(yōu)化，支持功耗節(jié)能管理與控制機(jī)制;并完成面向大數(shù)據(jù)傳輸?shù)? — 17 —超高速互連原型芯片應(yīng)用演示樣機(jī)。

  4.5 高能效人機(jī)交互芯片技術(shù)

  研究?jī)?nèi)容：面向下一代物聯(lián)網(wǎng)移動(dòng)智能終端對(duì)人機(jī)交互的應(yīng)用需求，研發(fā)高能效、高精度、高感知性、高反饋性的人機(jī)交互芯片;研究低功耗高精度壓感檢測(cè)電路技術(shù)，研究低功耗高精度真皮指紋檢測(cè)電路技術(shù)，研究低功耗高靈敏度手勢(shì)探測(cè)電路技術(shù)，研究集成多種信號(hào)傳感和智能處理技術(shù)的低功耗片上系統(tǒng)。

  考核指標(biāo)：實(shí)現(xiàn)高能效人機(jī)交互芯片;壓感檢測(cè)范圍達(dá)到0~5kpa，靈敏度≥2μF/kpa，功耗≤70μW;真皮指紋檢測(cè)的拒真率≤0.01%，認(rèn)假率≤0.0001%，圖像分辨率≥500DPI，指紋識(shí)別的響應(yīng)延時(shí)≤500ms，指紋識(shí)別功耗≤40mW，待機(jī)功耗≤10μW;實(shí)時(shí)手勢(shì)識(shí)別準(zhǔn)確率≥90%，手勢(shì)識(shí)別功耗≤38μW@1FPS，終端設(shè)備手勢(shì)喚醒功耗≤3.5μW@1FPS;基于研制芯片完成演示樣機(jī)及其演示系統(tǒng)。

  4.6 高精度毫米波/太赫茲雷達(dá)與成像芯片技術(shù)

  研究?jī)?nèi)容：面向高精度三維成像雷達(dá)應(yīng)用，研發(fā)硅基高精度毫米波雷達(dá)芯片;研究毫米波頻率源生成電路的低相噪技術(shù)，研究毫米波收發(fā)系統(tǒng)的寬帶連續(xù)波調(diào)頻和脈沖調(diào)制電路技術(shù)，研究毫米波功率放大器的高效率功率合成與發(fā)射技術(shù)，研究毫米波接收機(jī)的低噪聲電路技術(shù)。面向生物醫(yī)學(xué)成像應(yīng)用或安檢成像應(yīng)用，研發(fā)硅基太赫茲成像陣列芯片;研究太赫茲天線陣列技術(shù)，研究太赫茲低噪聲能量檢測(cè)電路技術(shù)，研究高分辨率太赫茲成像陣列技術(shù)。

  考核指標(biāo)：實(shí)現(xiàn)一款硅基高精度雷達(dá)芯片;芯片工作頻率高于 100GHz，支持連續(xù)波調(diào)頻、脈沖等多種雷達(dá)體制，最大帶寬不低于 2GHz，輸出功率不低于 10dBm，接收噪聲系數(shù)優(yōu)于 15dB @1MHz IF(FMCW 雷達(dá)體制)，單片集成陣列規(guī)模不少于 2 發(fā) 3收，功耗低于 1.6W;基于該芯片完成三維成像雷達(dá)樣機(jī)及其演示系統(tǒng)，距離分辨率優(yōu)于 0.1m，角度分辨率優(yōu)于 5°，探測(cè)距離不低于 10 米。實(shí)現(xiàn)一款硅基太赫茲成像陣列芯片，接收信號(hào)頻率不低于 220GHz，接收機(jī)靈敏度優(yōu)于 70pW @1kHz 帶寬，單片集成陣列規(guī)模不少于 4×4，功耗低于 1.5W;基于該芯片完成面向生物醫(yī)學(xué)成像應(yīng)用或安檢成像應(yīng)用的太赫茲成像樣機(jī)及其演示系統(tǒng)。

  4.7 植入式微納集成芯片與集成系統(tǒng)

  研究?jī)?nèi)容：面向有源植入式醫(yī)療器械應(yīng)用，研發(fā)植入式微納集成芯片與集成系統(tǒng);研究高效無(wú)線自供能與超低功耗無(wú)線寄生通信電路技術(shù);研究高精度、超低功耗微納傳感器信號(hào)檢測(cè)和微納執(zhí)行器控制電路技術(shù);研究高精度、高能效生物電信號(hào)檢測(cè)與刺激電路技術(shù);研究小尺寸、高精度植入式壓力傳感器和小尺寸、低發(fā)熱植入式微泵;研究滿足生物相容性、氣密性和 GMP 認(rèn)證要求的有源植入式微納集成系統(tǒng)的封裝、集成與制造技術(shù);面向醫(yī)學(xué)診療應(yīng)用，研發(fā)植入式診療用微納集成芯片與集成系統(tǒng)和植入 式電生理微納集成芯片與集成系統(tǒng)，并進(jìn)行基于動(dòng)物實(shí)驗(yàn)的臨床應(yīng)用研究。

  考核指標(biāo)：實(shí)現(xiàn)面向有源植入式醫(yī)療器械的微納集成芯片;采用無(wú)線供電，傳輸功率 PDL≥10mW，傳輸效率 PTE≥60% @10mm 植入深度，接收線圈≤20mm × 20mm × 1.5mm;無(wú)線通訊數(shù)據(jù)率≥250kbps @ 10mm 植入深度，誤碼率≤1e-6;微納傳感器信號(hào)檢測(cè)精度≥8 比特，采樣率≥20kS/s;生物電信號(hào)檢測(cè)輸入?yún)⒖荚肼?rms 值≤5μV，信號(hào)帶寬 1Hz~1kHz;生物電刺激精度≥8比特，最小脈寬時(shí)間≤10μs，電壓型刺激覆蓋范圍 0~7V，電流型刺激覆蓋范圍 0~2mA;實(shí)現(xiàn)植入式壓力傳感器，壓力檢測(cè)范圍-20~300mmHg，精度≤±1.5mmHg，瞬時(shí)功耗≤0.5mW，尺寸≤3mm×3mm×1.5mm;實(shí)現(xiàn)植入式微泵，無(wú)機(jī)械運(yùn)動(dòng)部件，無(wú)氣泡產(chǎn)生，自發(fā)熱≤1℃，尺寸≤3mm×3mm×1.5mm，驅(qū)動(dòng)電壓≤5V，流量≥2μL/min;基于該芯片、壓力傳感器和微泵，針對(duì) 1 種致盲性疾病的診療應(yīng)用，實(shí)現(xiàn)植入式診療用微納集成系統(tǒng)的功能樣機(jī);針對(duì) 1 種迷走神經(jīng)電刺激診療應(yīng)用，實(shí)現(xiàn)植入式電生理微納集成系統(tǒng)的功能樣機(jī);達(dá)到生物相容性、氣密性和 GMP 認(rèn)證的技術(shù)要求，并完成基于動(dòng)物實(shí)驗(yàn)等手段的功能演示。

  4.8 加速深度學(xué)習(xí)的新型計(jì)算架構(gòu)研究

  研究?jī)?nèi)容：面向物聯(lián)網(wǎng)節(jié)點(diǎn)和邊緣設(shè)備低功耗智能處理的迫切需求，研發(fā)自適應(yīng)重構(gòu)、存內(nèi)計(jì)算和數(shù)?；旌系母吣苄疃葘W(xué)— 20 —習(xí)處理芯片;研究可重構(gòu)、可擴(kuò)展的深度學(xué)習(xí)計(jì)算架構(gòu)，研究精度自適應(yīng)的計(jì)算單元和空間并行的單元陣列，研究支持存內(nèi)計(jì)算的 CMOS 靜態(tài)隨機(jī)存儲(chǔ)器，研究精度可控的數(shù)模混合算術(shù)運(yùn)算單元，研究片上自學(xué)習(xí)技術(shù)和計(jì)算架構(gòu)，研究運(yùn)算誤差容忍的深度學(xué)習(xí)訓(xùn)練方法。

  考核指標(biāo)：實(shí)現(xiàn)深度學(xué)習(xí)處理芯片;支持不同結(jié)構(gòu)和規(guī)模的神經(jīng)網(wǎng)絡(luò)計(jì)算，卷積網(wǎng)絡(luò)計(jì)算的等效峰值能效比≥100TOPS/W;計(jì)算單元陣列峰值利用率不低于 90%;支持片上存內(nèi)計(jì)算，具有數(shù)據(jù)存儲(chǔ)和卷積計(jì)算兩種模式，存儲(chǔ)器單元失效率小于 1e-6;支持?jǐn)?shù)?；旌嫌?jì)算，工作電壓范圍 0.6VDD~1.0VDD，支持 PVT 校準(zhǔn)，模擬計(jì)算引入的識(shí)別率損失不超過(guò) 2%;滿足主流深度學(xué)習(xí)應(yīng)用的計(jì)算精度要求，針對(duì)主流圖像數(shù)據(jù)集識(shí)別率達(dá)到 92%以上。

  4.9 隨機(jī)計(jì)算新架構(gòu)

  研究?jī)?nèi)容：研究面向隨機(jī)計(jì)算架構(gòu)的 CMOS 電路設(shè)計(jì)技術(shù);研究基于隨機(jī)計(jì)算自身容錯(cuò)性的電路功耗和硬件開(kāi)銷(xiāo)優(yōu)化技術(shù);研究在超低電壓工作下隨機(jī)計(jì)算電路的魯棒性及電路-器件協(xié)同優(yōu)化技術(shù);研究面向隨機(jī)計(jì)算的數(shù)據(jù)編碼方式、目標(biāo)函數(shù)實(shí)現(xiàn)方式、以及通用的電路綜合工具;研發(fā)面向可容錯(cuò)應(yīng)用的隨機(jī)計(jì)算芯片;探索新興器件在隨機(jī)計(jì)算中的應(yīng)用，及其與 CMOS 混合集成的設(shè)計(jì)方法。

  考核指標(biāo)：研制的隨機(jī)計(jì)算芯片，對(duì)于典型的可容錯(cuò)應(yīng)用， 滿足在電路單元錯(cuò)誤率為 1%的情況下，應(yīng)用誤差不超過(guò) 5%;芯片能耗較傳統(tǒng)二進(jìn)制計(jì)算電路降低 5 倍以上;建立通用的隨機(jī)計(jì)算電路綜合工具，能夠?qū)崿F(xiàn)隨機(jī)序列生成器和數(shù)據(jù)通路的協(xié)同綜合，能夠?qū)崿F(xiàn)與傳統(tǒng)二進(jìn)制計(jì)算模塊在應(yīng)用中分割協(xié)調(diào)。

  5.集成電路設(shè)計(jì)方法學(xué)

  5.1 近閾值高精度時(shí)序分析技術(shù)

  研究?jī)?nèi)容：針對(duì)近閾值電路時(shí)序波動(dòng)大、傳統(tǒng)靜態(tài)時(shí)序分析方法難以適用的問(wèn)題，研發(fā)近閾值高精度時(shí)序分析 EDA 工具;研究近閾值條件下電路時(shí)序分布模型，關(guān)鍵時(shí)序路徑的快速選取方法，關(guān)鍵路徑的高精度仿真方法，關(guān)鍵路徑時(shí)序良率分析方法，關(guān)鍵路徑時(shí)序統(tǒng)計(jì)分析方法和電壓靈敏度分析方法，以及大規(guī)模電路的時(shí)序并行化分析方法。

  考核指標(biāo)：實(shí)現(xiàn)近閾值高精度時(shí)序分析 EDA 工具;支持 40nm及以下先進(jìn)工藝，電路規(guī)?！?000 萬(wàn)門(mén)，支持寬幅、變工作電壓的時(shí)序分析(0.6×VDD~1.1×VDD，10 個(gè)電壓節(jié)點(diǎn)以上)，單條關(guān)鍵路徑的延時(shí)統(tǒng)計(jì)分析相比 6 sigma 蒙特卡洛仿真誤差≤5%，速度提升≥1000 倍;基于該工具實(shí)現(xiàn)應(yīng)用示范，支持 2 款以上近閾值芯片的設(shè)計(jì)流片。

  6.器件工藝技術(shù)

  6.1 超陡擺幅極低功耗新原理器件及電路

  研究?jī)?nèi)容：研究基于隧穿機(jī)理的超陡亞閾擺幅新原理器件的材料與結(jié)構(gòu)設(shè)計(jì)、關(guān)鍵工藝與集成技術(shù)，以及該新原理器件的漲落和可靠性問(wèn)題;研究基于其它機(jī)理的超陡亞閾擺幅新原理器件的物理機(jī)制及工藝制備技術(shù);研究超陡亞閾擺幅新原理器件的物理模型及其極低功耗集成電路設(shè)計(jì)技術(shù)。

  考核指標(biāo)：研制出基于隧穿機(jī)理的超陡亞閾擺幅器件，工作電壓<0.4V，平均亞閾擺幅<60mV/dec，電流開(kāi)關(guān)比>1e6;得到基于隧穿機(jī)理的超陡亞閾擺幅器件的漲落和可靠性的統(tǒng)計(jì)規(guī)律;研制出基于其他機(jī)理的超陡亞閾擺幅器件，同時(shí)滿足工作電壓<0.4V，最小亞閾擺幅<40mV/dec，電壓回滯<10mV;建立適用于電路仿真與設(shè)計(jì)的超陡亞閾擺幅新原理器件的物理解析模型;基于超陡亞閾擺幅新原理器件實(shí)現(xiàn) 1-2 種極低功耗集成電路，功耗較傳統(tǒng) CMOS 集成電路降低 40%以上，并在大規(guī)模集成工藝平臺(tái)上實(shí)現(xiàn)驗(yàn)證。

  6.2 新型嵌入式阻變存儲(chǔ)器研究

  研究?jī)?nèi)容：研究基于阻變機(jī)制的新型非易失存儲(chǔ)器件的物理機(jī)制及其性能優(yōu)化方法;研究適用于嵌入式應(yīng)用的阻變存儲(chǔ)材料和結(jié)構(gòu)設(shè)計(jì)、基于 CMOS 平臺(tái)的制備工藝以及嵌入式混合集成技術(shù);研究新型嵌入式阻變存儲(chǔ)器的陣列架構(gòu)、操作方法及控制電路等芯片關(guān)鍵技術(shù)。

  考核指標(biāo)：實(shí)現(xiàn)基于阻變機(jī)理的嵌入式非易失存儲(chǔ)器演示芯片，并基于 40nm 及以下工藝節(jié)點(diǎn) CMOS 平臺(tái)進(jìn)行嵌入式集成，操作功耗≤0.1pJ/bit，讀寫(xiě)速度≤50ns，工作電壓≤1.5V，在 125℃下的數(shù)據(jù)保持能力≥10 年，擦寫(xiě)能力≥1e6 次，芯片容量≥64Mb。

  6.3 仿生神經(jīng)形態(tài)突觸/神經(jīng)元器件與電路

  研究?jī)?nèi)容：研究高精度仿生神經(jīng)形態(tài)突觸器件，包括研究低功耗突觸器件及其性能優(yōu)化方法;研究基于突觸可塑性實(shí)現(xiàn)類(lèi)腦信息處理功能的方法;研究可實(shí)現(xiàn)對(duì)生物神經(jīng)元整合、發(fā)放特性高精度模擬的低功耗神經(jīng)元器件與電路;研究仿生神經(jīng)元器件與電路的面積與功耗優(yōu)化技術(shù)。研究基于仿生神經(jīng)形態(tài)器件及電路的神經(jīng)網(wǎng)絡(luò)，并探索其在目標(biāo)識(shí)別、智能信號(hào)處理等領(lǐng)域的應(yīng)用。

  考核指標(biāo)：實(shí)現(xiàn)神經(jīng)形態(tài)突觸器件，突觸器件權(quán)值精度≥6bit，開(kāi)關(guān)比≥1e3，尺寸≤50nm，響應(yīng)速度≤20ns，單次脈沖操作功耗≤0.1pJ，突觸陣列規(guī)?！?k;基于突觸器件實(shí)現(xiàn)脈沖時(shí)間依賴可塑性、雙脈沖易化現(xiàn)象、異源性可塑性等特性;實(shí)現(xiàn)基于神經(jīng)形態(tài)器件的神經(jīng)元電路，基于神經(jīng)形態(tài)器件的神經(jīng)元可穩(wěn)定實(shí)現(xiàn)脈沖發(fā)放特性，發(fā)放頻率≥1MHz，單次發(fā)放功耗≤1nJ，最小神經(jīng)元面積≤100nm×100nm;基于該器件與電路，對(duì)具有自主學(xué)習(xí)能力的神經(jīng)網(wǎng)絡(luò)進(jìn)行演示驗(yàn)。